一、高速数字电路中信号完整性及仿真策略（论文文献综述）
龙航[1]（2021）在《电容层析成像传感器输出特性优化研究及其系统设计》文中进行了进一步梳理电容层析成像（Electrical Capacitance Tomography,简称ECT）是一种可视化多相流参数检测技术。由于其具有非侵入性、时间分辨率高、无辐射、适用范围广、成本低廉等优点,在涉及气固两相流、气液两相流以及三相流等相关应用领域得到了广泛的关注和研究。ECT传感器本身存在的灵敏度低且空间分布不均匀、输出信号动态范围大等问题,不仅影响图像重建质量,还对数据采集系统提出了很高的要求。ECT数据采集电路在兼顾高灵敏度、高分辨率、高信噪比的同时,还要能适应很大的输入动态范围,这导致ECT数据采集电路一直是系统研发中的一个重点和难点。因此,优化ECT传感器输出特性对于提高图像重建质量和降低数据采集系统设计难度均具有重要意义。本课题针对传统ECT传感器输出动态范围大、灵敏度低等缺点,提出了基于隔离电极技术的ECT传感器输出特性优化方案,可有效降低ECT传感器输出动态范围,提高整体灵敏度。将隔离电极技术引入组合电极ECT传感器,进一步降低传感器输出动态范围,同时提高成像质量。本文提出的非对称式隔离电极组合ECT传感器动态范围可低至5.82,相对灵敏度高达2.91。研制了一套ECT数据采集电路,本套微弱电容信号采集电路具有较高的灵敏度和数据采集速度,以及很高的分辨率。其测量灵敏度为64mV/fF,数据采集速度可达793帧/s,分辨率高达4.8aF。搭建了气固两相流静态实验平台,对传感器输出特性优化结果和研制的数据采集电路进行实验验证。实验结果显示,本文对ECT传感器输出特性优化研究的结果符合理论预期,设计制作的ECT数据采集电路性能符合使用要求。本文提出的ECT传感器输出特性优化方案为ECT传感器的改进提供了一条新思路,有助于将ECT技术推向实用化。研发的ECT数据采集电路较为可靠,可配合相关软件投入实际应用,也为课题组后续研究奠定了基础。
王晨辉[2]（2021）在《基于Hi3519A的高帧频图像采集装置小型化的设计与实现》文中提出高帧频图像采集装置作为一种新兴的图像采集产品得到了越来越多的关注,这种图像采集装置可以在很高的帧频条件下对图像信息进行采集。在高帧频图像采集时数据量庞大,会导致传输线的质量要求变高,占用大量电路板空间资源。这就使得图像采集装置体积较大,无法完成航空航天等对空间要求严苛的高帧频图像采集任务。因此,针对高帧频图像采集装置小型化的重点研究具有一定的现实意义和经济价值。论文介绍了高帧频图像采集装置的研究背景和研究现状,详细分析了CMOS图像传感器电路结构和工作原理。设计了以集成H.265压缩算法的Hi3519A作为核心处理器,SLVS-EC接口的IMX421作为前端图像传感器,HS400高速接口的KLM8G1GETM作为数据接收存储模块,千兆以太网口和USB3.0接口作为图像数据下传通道的高帧频图像采集装置。并从单一网络的阻抗、网络间的串扰、电源和地平面的轨道塌陷仿真以及电磁干扰和辐射这四个角度对装置电路的信号完整性进行仿真和分析,以保证信号传输的质量;从电源通道阻抗、电路板直流压降和电路板温度这三个角度对装置电路的电源完整性进行仿真和分析,以保证供电系统和地平面的质量。最后搭建测试平台对图像采集装置进行功能性验证,包括对关键信号线进行质量分析,验证传输线上信号质量;通过配置图像传感器的分辨率,验证装置在分辨率下采集图像的质量。经验证,该设计拥有较好得信号和电源质量,并且可以实现高质量1080P@240FPS图像采集,且外形尺寸仅为45×45×30mm（带底座）。
赵子龙[3]（2021）在《小型高速数据采集系统关键技术研究》文中提出随着我国武器装备行业质量效能和高科技程度的不断提高,其智能化、无人化、体系化趋势愈加明显。引信是控制弹丸引爆的重要装置,引信系统的性能决定着武器装备是否能够完全发挥其效能,因此,在引信设计研制的过程中,需要对引信进行多次的试验测试,通过采集引信编码信号,对信号特征进行分析,作为改进设计的依据。本文的研究在此背景下展开,针对新的测试需求,分析了现有高速数据采集存储测试系统的不足之处,通过对特殊环境下小型高速数据采集系统关键技术的研究,设计了一种采样频率可调、操作简便、通用性好的小型高速数据采集系统。本文分析了高速采集存储系统的国内外研究现状,从高速数据采集技术及高速电路设计相关理论出发,结合实际引信测试要求,提出了小型高速数据采集系统设计方案,并分析了实现系统功能的关键技术,包括时间交替并行高速采样技术、传输线阻抗匹配技术及抗干扰技术等,并通过硬件电路和时序逻辑两方面进行系统设计。系统硬件电路主要包括采样模块、前端匹配模块、FPGA模块、存储模块、电源及时钟模块USB模块等,采用2片AD9288,以时间交替并行采样方式实现100MHz、200MHz、400MHz三种采样频率,并且采样频率可根据不同的被测信号自动匹配;采用抗干扰技术,对电源和时钟电路进行优化设计,为系统提供稳定的电源及时钟;采用传输线阻抗匹配技术,完成了信号完整性设计。通过Cadence对相关设计进行了仿真,验证了设计的正确性。系统时序逻辑主要是FPGA的控制逻辑设计,包括高频时钟处理、高速信号采集、跨时钟域存储、IP核调用等,通过逻辑设计实现各个底层模块的功能,并搭建顶层模块完成系统化设计。最后本文对系统关键逻辑部分进行了时序分析及仿真验证,说明了方案设计的可行性与不足,并通过模拟实验对小型高速数据采集系统功能进行了验证,根据实验结果对出现的问题进行总结,并提出了具体的改进意见。
曲振华[4]（2021）在《CMOS图像传感器高速接口收发器设计》文中提出Ser Des（Serializer/Deserializer,序列化器与反序列化器或者串行器和解串器）是一种时分多路复用（TDM）、点对点（P2P）的串行通信技术。即在发送端多路低速并行信号被转成高速串行信号,经过传输媒体（光缆或铜线）,最后在接收端高速串行信号重新转换成低速并行信号。该项技术充分利用了传输媒体的信道容量,减少所需的传输信道和器件引脚数目,从而大大降低通信成本,因此成为高速串行接口设计的主流方案。本课题在对多种Ser Des架构进行深入理解的条件下,从所要解决的实际应用问题角度出发,根据系统设计目标确定了合适的Ser Des结构,最终设计并实现一种能够应用于图像传感器系统高速串行通信接口的收发器电路。CMOS图像传感器高速串行接口收发器发送端包括并串转换模块、驱动模块、时钟控制模块、及其外部偏置模块等。其中,并串转换模块将编码后的10位并行信号转换为1位串行信号,最终通过接口驱动电路将其高速差分地传输到其他外部系统并被接收器接收。本文介绍了几种常见的高速Ser Des发送端驱动电路结构、阐明了工作原理、分析了各自的优缺点。此外,对并串转换结构和模块内的基本单元电路TSPC触发器结构进行了分析和总结。本论文所设计的Ser Des发送器驱动电路基于SLVS（Scalable Low-Voltage Signal）结构,相比于CML（Current Mode Logic）降低了功耗而且不使用电感,相比传统LVDS（Low-Voltage Differential Signaling）进一步降低了输出差分信号的共模电压,也进一步降低了输出电流减少功耗,采用负反馈技术实现共模电平控制,在核心驱动电路部分通过模型等效分析的方法进行结构化简,减少了晶体管数量,完成驱动电路的设计。采用SMIC 0.18μm标准CMOS（Complementary Metal Oxide Semiconductor）工艺,设计出一种基于SLVS驱动结构的高速接口发送端电路并完成接收器电路设计。在对划分出的各模块电路的充分分析之后进行具体电路设计。通过前仿,分别验证了发送端各模块、整体电路以及接收器的设计合理性,可以实现接收并处理1.25GHz差分时钟信号和2.5GHz数据信号,然后进行版图绘制和后仿。设计指标输出直流差分电平,输出交流差分峰-零值电平,输出直流共模电平,驱动电流等参数均满足协议要求和系统目标需求。
谢佳明[5]（2021）在《超高频、低延时、大功率IGBT驱动模块》文中研究说明绝缘栅双极型晶体管（IGBT）功率开关器件兼具双极结型晶体管（BJT）及金属-氧化层半导体场效应晶体管（MOSFET）的特性,使其具有较高输入阻抗,较低导通阻抗,同时具备较好的高频开关特性,适用于高压大电流的工作状态,目前在交流电机、开关电源、高铁、新能源汽车及照明等电路中运用广泛。目前IGBT主流工作频率为几十k Hz,极少存在1MHz。但是IGBT运用场合不断朝着电压等级更高、功率更大、频率更高的目标发展。为了达到这一目标,一方面从IGBT本身出发,通过新材料应用及新技术更新迭代,增大IGBT耐压等级、功率等级和减小其等效输入电容大小,但限于硅基材料的物理极限,创新成果缓慢。另一方面则是通过设计一款合适的IGBT驱动模块,使其拥有强大的驱动能力及抗干扰性,驱动IGBT在超高频、大功率工作状态下稳定工作,因此设计一款优秀的驱动模块是目前使IGBT工作频率达1MHz最为可行的方法。本文设计了一款超高频、低延时、大功率IGBT驱动模块。将外接输入信号通过数字隔离器SI8621BC进行波形的整形及隔离,由SI8621BC输出的信号输入至优化后的不对称式图腾柱电路,对信号进行电平位移及功率放大,提升驱动能力及减小延时,将此驱动信号通过优化的驱动回路参数,减小IGBT关断瞬间驱动波形的振荡,最后再传输至IGBT的栅极端,由此控制IGBT的工作状态。同时对驱动模块的电源系统进行合理的电源滤波处理,提高电源完整性,通过PCB多层板的合理布局优化模块整体电磁兼容特性,使模块的抗干扰能力得以提升,提高IGBT的使用安全性。利用仿真验证了本文提出优化的不对称式图腾柱电路对信号电平位移及功率放大,以及优化的驱动回路参数对提高驱动功率和减小IGBT关断瞬间驱动波形振荡的可行性。在实测中利用本文所设计的驱动模块驱动FS75R12KT3模块中IGBT单管,主电路负载采用0.25Ω大功率电阻,驱动模块在外接一路市电电源（220V,50Hz）,以及一路+5V电源情况下,实测得驱动模块性能指标为:模块输入信号为0V～5V的方波,模块输出0V～12V的方波驱动信号,当IGBT主电路输入功率达500W时,IGBT的开通波形上升沿时间约为56ns,关断波形下降沿时间约为100ns,驱动频率高达1MHz,且驱动信号从数字隔离器传输至IGBT输入端延时为10ns,驱动模块及IGBT主电路长期稳定工作。
雷晟存[6]（2021）在《标准数字抖动产生模块设计与实现》文中研究指明随着目前数字系统之间传输速率达到Gbps级,高速率下的数据传输稳定性与准确性成为评价数字系统是否正常、稳定工作的重要判据,其中数字信号在时序上的抖动成为影响数据在高速率下正确传递的关键因素。本论文基于“数字系统抖动特征的快速提取与抖动注入校正方法与技术研究”和“定时数据发生器”课题中,要求对数据码型产生多种类型的幅度、频率可控的抖动,在现有抖动研究基础上,研究如何精确的向数据码型针对性的产生抖动分量,以满足现代数字信号领域中高速数字系统的抖动性能测试。本论文主要对以下方面进行了研究:（1）对数字信号的抖动从时域、频域与统计域特性进行了分析,并结合课题指标要求与技术难点,针对性的对数字系统中数字信号的幅度噪声到时序抖动的转换,电路中串扰、反射或其他信号完整性问题引起的时序抖动进行了分析,以减小抖动产生模块本身引入的不期望的抖动。（2）对基于模拟调制抖动产生方法与基于PLL结构的抖动产生方法进行原理性研究,设计了相关电路和搭建相关平台进行测试,并结合课题指标要求,对其中抖动幅度与频率之间耦合的问题以及电路本身引入不期望的噪声过抖动大分析了其原因。（3）提出基于数字合成和DTC数字时间转换技术的标准数字抖动产生方法并设计相关电路,实现了项目指标要求的在10MHz～2Gbps数据率的数据码型上产生正弦、方形、三角与高斯噪声抖动,抖动频率覆盖范围为0.015Hz～1.56MHz、幅度覆盖范围为30ps～16.5ns,且可实现门控信号下部分码型的全部码型加抖的功能。（4）从电源完整性与信号完整型出发,研究如何通过设计上的改善,降低电路本身引入的抖动与噪声,使模块在不对数据码型产生抖动时输出信号中随机抖动仅2.77ps,以满足项目指标要求对Gbps级数据码型产生最小30ps幅度的抖动,保证产生抖动不被噪声或串扰等因素引起的不期望的抖动淹没,使产生的抖动标准化。
刘永东[7]（2021）在《超低占空比脉冲合成与调理模块设计》文中认为超低占空比脉冲信号源是电子技术领域一种重要的测试激励工具,广泛应用于数据域测试和高频模拟测试等领域,具有可编程的多样化信号和足够大的驱动能力,能够为被测系统提供频率、脉宽、电平、幅度、时延等参数可编程和工作模式、触发方式等可选的脉冲信号。本文围绕超低占空比脉冲信号发生技术开展相关研究,对超低占空比脉冲信号的合成与调理进行技术分析并设计电路,完成了输出频率1Hz～1MHz、占空比0.01%～1%的超低占空比脉冲模块的设计,实现了最小脉宽100ps,脉宽分辨率0.5ps,最大输出幅度3Vpp,幅度分辨率10m Vpp等指标要求。在对比课题指标与设计难点,分析相关理论与技术的基础上,论文主要开展了以下几个方面的研究工作:（1）超低占空比脉冲合成设计对超低占空比脉冲合成技术进行了深入研究,结合课题宽脉宽范围、高脉宽分辨率和最窄脉宽极窄的特性,确定了基于相对延时的脉冲合成技术。设计了亚皮秒级精密延时系统,实现了100ps～10ms的精准延时,采用高性能T触发器构成数字脉冲合成电路,完成了超低占空比脉冲合成。（2）超宽带信号调理系统研究为了解决超低占空比脉冲信号频带过宽、高频分量频率过高给信号调理带来的极大困难,论文探索设计了以滤波器组为核心的基于信号分解与合成的超宽带信号调理系统。通过模拟滤波器组逼近数字滤波器组响应的方式设计并仿真了基于信号分解与合成的超宽带信号调理系统,并利用双工器、合路器等射频器件仿真了超低占空比脉冲信号的调理。同时,论文对比分析了分频段调理的超宽带信号调理系统,完成了课题的超低占空比脉冲调理系统设计。（3）超低占空比脉冲调理设计针对课题设计指标分析了各种线性调理技术和非线性调理技术,结合超宽带信号调理系统完成了超低占空比脉冲调理电路设计。低频调理电路利用基于差分放大电路的非线性调理技术结合恒流源、恒压源电路构建,高频调理电路利用射频放大器为核心的射频放大技术结合射频衰减器、射频偏置树构建。本文顺利完成了全部工作内容,经过调试与测试分析,所设计的超低占空比脉冲合成与调理模块满足课题功能指标要求。
詹城香[8]（2021）在《基于EBG结构的高速PCB信号及电源完整性研究》文中认为当前电子产品的发展以高速高密、低电压大电流及复杂多样性为特点,在PCB设计中,必须考虑如信号失真、电源噪声、电源影响信号完整性或信号影响电源等问题。电源完整性（Power Integrity,PI）作为信号完整性（Signal Integrity,SI）的一大重要组成部分,旨在为电子产品提供一个稳定可靠的电源分配网络（Power Distribution Network,PDN）,而同步开关噪声（Simultaneous Switching Noise,SSN）是影响PDN稳定性的主要电源噪声来源,因此研究如何消除或减少SSN变得十分重要。电磁带隙（Electromagnet Band Gap,EBG）结构在抑制电源噪声方面备受关注,但大多数用于抑制SSN的EBG结构,抑制带宽有限、下限截止频率较高,而且几乎所有EBG结构都是在完整铜面上蚀刻得到,不仅占用宝贵的PCB布线空间,还可能进一步恶化传输线信号的完整性。因此,本文希望在尽量确保PCB高速电路信号完整性的前提下,设计能有效抑制电源分配网络中SSN的宽带EBG结构。通过阐述高速PCB中信号完整性的相关基础理论,分析PCB上传输线阻抗特性、对影响串扰大小的各因素进行仿真,从电路方面分析同步开关噪声的产生及其在PDN中传播的机理,并对比传统噪声抑制方法的优势与不足。根据两种经典结构——Mushroom-EBG与UC-EBG的结构特点、等效电路模型及带隙特性,结合当前应用前景广泛的软硬结合板的特点与大部分已有EBG结构抑制同步开关噪声时破坏参考铜层对SI产生较大影响的弊端,提出应用于软板网格铜层的单、双枝节LG-EBG结构。经HFSS19.0仿真验证,新型EBG结构在-30dB 下可获得 0.63-7.52GHZ、0.43-10.97GHZ 的优良抑制带宽,比 0.65-4.77GHZ的传统L-bridge抑制带宽分别增加2.77GHZ、6.42GHZ。同时研究了周期单元大小、支撑介质、覆铜层与L枝节等可能影响此类EBG结构带隙特性的因素。最后,经过PCB的实物打板制作,由矢量网络分析仪（Vector Network Analyzer,VNA）测试验证了 LG-EBG结构的实际SSN抑制效果;对新型EBG结构建立等效电路模型,估算分析上下限截止频率;再经时域协同仿真分析新结构的眼图,说明提出的单、双枝节EBG结构不仅能有效抑制SSN,也能更大程度保证原有的信号完整性。
郝志阳[9]（2021）在《陀螺马达三相方波电源技术研究》文中提出近年来,随着电力电子技术的发展,微电机生产技术已从以前机械电气技术阶段发展到现代高度集成的数字电子化阶段。由于现在微电机数量多,种类齐全,使用广泛,所以要求驱动电机电源的性能需更加完善。本课题研究的陀螺马达三相方波电源是依托航天某所马达跑合监测系统项目,为了保证马达跑合监测系统能稳定工作,高性能的陀螺电源是不可缺少的供电设备。陀螺马达这种驱动元件,其实质上是一种三相交流异步电机,所以需要设计出一种既是三相交流异步电机,同时又兼顾陀螺马达工作特点的专用电机,以使陀螺的转子运行稳定,且工作可靠。本文根据实际项目需求和应用条件给出了三相方波电源系统设计方案,概括介绍了三相信号产生机制和各个部分的设计方案,设计并制造出的初始电源样机存在一定的信号完整性问题,研究重点是对三相电源信号完整性进行分析研究,旨在进一步提高电源性能,通过信号传输线变化的电压或电流对产品性能影响的分析引出了信号完整性概念,系统的介绍了三相电源涉及的信号完整理论知识,主要包括信号质量、传输线概念、串扰噪声、反射噪声等问题的产生及抑制,最后通过Hyperlynx仿真软件对串扰、反射端接、优化电路设计、低噪声设计及长距离信号完整性进行详细研究与分析设计,对仿真优化后的电源进行功能和性能测试,对比电源优化前后数据,验证仿真设计方法。通过对电源系统的功能和性能测试分析,三相方波电源系统的功能和性能均达到各项指标要求,并具有可靠且稳定的控制性能,最终经过陀螺马达实际产品测试,可以很好的应用于陀螺马达供电,电源系统信号完整性问题在经过理论分析,仿真验证和实物测试,也得到了解决,大大降低了系统噪声,极大避免了信号噪声影响产品细小参数的测量,最终应用到工程化产品,真正解决了实际工程问题。
陈鹏[10]（2021）在《一款40 nm芯片的数字后端功耗优化技术研究与实现》文中提出随着集成电路制造工艺的进步与算力需求的提升,单位面积内集成的晶体管数量日益增加,电路高速运转产生的巨大功耗已经成为限制芯片应用的主要难题。低功耗设计是当前集成电路面临的巨大挑战,本文从数字后端设计的层次出发,研究相应的功耗优化技术,实现对某款40 nm芯片的功耗优化。本文提出了一种高效的多位寄存器聚类合并算法,嵌入到后端设计流程中,简化了时钟树结构,完成了该芯片中53.53%的寄存器合并,将绕线总长度优化了 20.16%,时钟网络功耗降低了 26.33%;接着提出了一种结合功耗权重和时序权重的信号线加权方法,优化了关键数据通路的负载电容,将芯片开关总功耗降低了 20.63%。最后,基于传统的数字后端流程提出了一套优化功耗的设计流程,完成了该芯片的数字版图设计,将该芯片的总功耗降低了 15.42%。本文主要创新点如下:1、结合物理位置信息和时序信息来识别单位寄存器的可合并区域,并在算法中加入调节因子,用于调整多位寄存器合并的范围与精度,使得合并过程可嵌入于数字后端设计不同的阶段。2、提出了一种基于寄存器边缘识别多位寄存器聚类群落的算法,相较于传统方法将计算的节点数降低了一倍,大大提高了算法的运算效率。3、提出了一种求解最优合并序列的高效算法,在满足功耗、时序、绕线资源的三重约束下,可快速求解出电路中最优的多位寄存器合并序列。4、提出了一种信号线加权方法,用功耗权重来量化信号线翻转率,用时序权重来量化信号线时序裕量,优化开关功耗的同时降低了对电路时序的影响。本论文的研究成果不仅适用于该40 nm芯片的功耗优化,对于用数字后端工具软件设计的芯片的功耗优化都具有应用价值和借鉴意义。
二、高速数字电路中信号完整性及仿真策略（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、高速数字电路中信号完整性及仿真策略（论文提纲范文）
（1）电容层析成像传感器输出特性优化研究及其系统设计（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 ECT技术研究现状 |
| 1.2.1 ECT传感器研究现状 |
| 1.2.2 ECT数据采集电路研究现状 |
| 1.3 本文的主要研究内容 |
| 1.4 本文的组织结构 |
| 2 电容层析成像技术原理 |
| 2.1 ECT传感器 |
| 2.1.1 ECT传感器结构 |
| 2.1.2 ECT传感器工作原理 |
| 2.1.3 ECT传感器分类 |
| 2.1.4 结构参数对ECT传感器性能的影响 |
| 2.2 ECT数据采集系统 |
| 2.2.1 直流充放电法 |
| 2.2.2 交流法 |
| 2.3 ECT图像重建算法 |
| 2.3.1 线性反投影算法 |
| 2.3.2 Landweber迭代算法 |
| 2.4 ECT技术存在的问题 |
| 3 隔离电极ECT传感器仿真研究 |
| 3.1 ECT传感器数学模型 |
| 3.2 隔离电极ECT传感器有限元仿真 |
| 3.2.1 COMSOL软件简介 |
| 3.2.2 ECT传感器有限元仿真 |
| 3.2.3 灵敏场计算 |
| 3.3 隔离电极ECT传感器仿真研究 |
| 3.4 隔离电极结构参数对ECT传感器性能特性的影响 |
| 3.5 隔离电极组合ECT传感器 |
| 3.6 本章小结 |
| 4 ECT数据采集系统 |
| 4.1 交流法微弱电容检测原理 |
| 4.1.1 互相关检测 |
| 4.1.2 锁定放大器 |
| 4.1.3 交流法微弱电容检测原理 |
| 4.2 ECT数据采集系统设计 |
| 4.2.1 电极开关阵列 |
| 4.2.2 信号发生器 |
| 4.2.3 C/V转换电路 |
| 4.2.4 交流放大 |
| 4.2.5 带通滤波 |
| 4.2.6 相敏检测 |
| 4.2.7 差分放大电路 |
| 4.3 控制与通信系统 |
| 4.3.1 数/模转换器DAC及其接口电路 |
| 4.3.2 模/数转换器ADC及其接口电路 |
| 4.3.3 数据通信 |
| 4.4 PCB设计 |
| 4.5 本章小结 |
| 5 ECT实验研究 |
| 5.1 ECT实验平台 |
| 5.2 隔离电极ECT传感器实验 |
| 5.3 隔离电极组合ECT传感器实验 |
| 5.4 本章小结 |
| 6 结论 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间发表的论文、专利 |
（2）基于Hi3519A的高帧频图像采集装置小型化的设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 1 引言 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 论文内容及章节安排 |
| 2 高帧频图像采集装置总体设计及相关原理 |
| 2.1 高帧频图像采集装置技术指标 |
| 2.2 硬件总体方案设计 |
| 2.3 系统软件开发平台 |
| 2.4 图像采集装置相关原理 |
| 2.4.1 CMOS图像传感器工作原理 |
| 2.4.2 H.265/HEVC图像编码技术 |
| 2.5 本章小结 |
| 3 高帧频图像采集装置硬件设计 |
| 3.1 电源管理电路设计 |
| 3.2 图像处理器外围电路设计 |
| 3.2.1 图像处理器电源设计 |
| 3.2.2 时钟和复位电路设计 |
| 3.2.3 USB3.0 接口电路设计 |
| 3.3 图像传感器电路设计 |
| 3.4 存储电路设计 |
| 3.5 以太网电路设计 |
| 3.6 本章小结 |
| 4 信号完整性与电源完整性分析 |
| 4.1 信号完整性分析 |
| 4.1.1 单一网络的阻抗仿真分析 |
| 4.1.2 网络间的串扰仿真分析 |
| 4.1.3 电源和地平面的轨道塌陷分析 |
| 4.1.4 电磁干扰和辐射分析 |
| 4.1.5 高帧频图像采集装置电路信号完整性分析 |
| 4.2 电源完整性分析 |
| 4.2.1 电源通道阻抗仿真分析 |
| 4.2.2 电路板直流压降仿真分析 |
| 4.2.3 电路板温度仿真分析 |
| 4.3 本章小结 |
| 5 实验结果与分析 |
| 5.1 测试平台搭建 |
| 5.2 关键信号线信号质量分析 |
| 5.3 不同分辨率下采集图像质量分析 |
| 5.4 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及取得的研究成果 |
| 致谢 |
（3）小型高速数据采集系统关键技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 1 绪论 |
| 1.1 研究背景和意义 |
| 1.2 国内外研究现状 |
| 1.3 研究内容及论文结构 |
| 2 高速数据采集理论基础及方案设计 |
| 2.1 高速数据采集技术概述 |
| 2.2 信号采集理论 |
| 2.2.1 采样定理 |
| 2.2.2 采样方式 |
| 2.3 高速电路设计理论 |
| 2.3.1 传输线 |
| 2.3.2 地平面 |
| 2.3.3 电源 |
| 2.3.4 时钟 |
| 2.3.5 抗干扰 |
| 2.4 系统主要技术指标 |
| 2.5 设计思路分析 |
| 2.6 总体方案设计 |
| 2.7 本章小结 |
| 3 系统性能分析及硬件设计 |
| 3.1 高速采样模块 |
| 3.1.1 ADC模块性能分析 |
| 3.1.2 ADC模块输入输出分析 |
| 3.1.3 ADC电路设计 |
| 3.2 前端匹配模块 |
| 3.2.1 信号衰减模块分析 |
| 3.2.2 信号衰减电路设计 |
| 3.2.3 单端转差分模块分析 |
| 3.2.4 单端转差分电路设计 |
| 3.3 FPGA模块 |
| 3.3.1 FPGA模块分析 |
| 3.3.2 FPGA电路设计 |
| 3.4 存储模块 |
| 3.4.1 DDR3 模块分析 |
| 3.4.2 DDR3 电路设计 |
| 3.4.3 eMMC模块分析 |
| 3.4.4 eMMC电路设计 |
| 3.5 电源及时钟模块 |
| 3.5.1 电源模块分析及电路设计 |
| 3.5.2 时钟模块分析及电路设计 |
| 3.6 系统外设USB模块 |
| 3.7 PCB设计与关键布线仿真 |
| 3.7.1 多层PCB结构布局设计 |
| 3.7.2 关键走线设计与仿真 |
| 3.8 本章小结 |
| 4 系统控制逻辑分析与设计 |
| 4.1 总体逻辑结构 |
| 4.2 时钟控制模块设计 |
| 4.3 采样模块控制逻辑 |
| 4.3.1 ADC控制模块设计 |
| 4.3.2 ADC接口模块设计 |
| 4.4 存储模块控制逻辑 |
| 4.4.1 FIFO暂存操作 |
| 4.4.2 DDR3 缓存操作 |
| 4.4.3 eMMC存储操作 |
| 4.5 USB接口模块设计 |
| 4.6 FPGA顶层模块设计 |
| 4.7 本章小结 |
| 5 系统功能验证与实验测试 |
| 5.1 系统逻辑仿真与分析 |
| 5.1.1 采集模块仿真 |
| 5.1.2 存储模块仿真 |
| 5.2 测试与验证 |
| 5.3 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 攻读硕士学位期间取得的研究成果 |
| 致谢 |
（4）CMOS图像传感器高速接口收发器设计（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究动态 |
| 1.3 本文研究内容 |
| 1.4 论文结构 |
| 2 基本理论和问题分析 |
| 2.1 SerDes基本结构和原理 |
| 2.2 SerDes架构及应用 |
| 2.2.1 并行时钟SerDes |
| 2.2.2 嵌入式时钟位SerDes |
| 2.2.3 8b/10b SerDes |
| 2.2.4 位交错SerDes |
| 2.2.5 SerDes架构对比 |
| 2.3 信号完整性问题 |
| 2.3.1 传输线损耗 |
| 2.3.2 信号反射 |
| 2.3.3 码间串扰 |
| 2.4 本章小结 |
| 3 系统设计方案 |
| 3.1 系统设计方案 |
| 3.2 接口驱动技术 |
| 3.2.1 低压差分信号驱动技术 |
| 3.2.2 SLVS技术标准 |
| 3.2.3 SLVS技术特点 |
| 3.3 时序模块基本单元 |
| 3.4 本章小结 |
| 4 发送器与接收器设计 |
| 4.1 发送器电路框架 |
| 4.2 驱动电路的设计 |
| 4.2.1 整体驱动电路 |
| 4.2.2 预驱动电路 |
| 4.2.3 缓冲电路设计 |
| 4.2.4 SLVS驱动电路模式 |
| 4.2.5 核心驱动电路设计 |
| 4.2.6 基准共模电平电路设计 |
| 4.2.7 共模偏置支路设计 |
| 4.2.8 共模反馈电路设计 |
| 4.2.9 驱动电路简化结构 |
| 4.3 并串转换电路设计 |
| 4.3.1 总体设计 |
| 4.3.2 5:1 并转串设计 |
| 4.3.3 2:1 并转串设计 |
| 4.3.4 传输门结构 |
| 4.3.5 TSPC触发器简化结构 |
| 4.3.6 时钟控制模块 |
| 4.4 偏置电路设计 |
| 4.4.1 偏置电流源 |
| 4.4.2 带隙基准源 |
| 4.4.3 由基准产生的偏置 |
| 4.5 接收器设计 |
| 4.6 本章小结 |
| 5 仿真验证与版图 |
| 5.1 发送器模块仿真 |
| 5.1.1 时钟控制模块验证 |
| 5.1.2 并串转换模块验证 |
| 5.1.3 预驱动模块验证 |
| 5.1.4 驱动模块的验证 |
| 5.1.5 整体发送端模块验证 |
| 5.2 接收器仿真验证 |
| 5.3 版图设计 |
| 5.4 版图后仿 |
| 5.5 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.1.1 工作总述 |
| 6.1.2 工作评价 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
（5）超高频、低延时、大功率IGBT驱动模块（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 论文的研究背景及依据 |
| 1.2 IGBT器件及其驱动模块国内外研究现状 |
| 1.2.1 IGBT器件国内外研究现状 |
| 1.2.2 IGBT驱动模块国内外研究现状 |
| 1.3 本论文主要研究内容 |
| 第二章 IGBT器件基本原理及其驱动策略分析 |
| 2.1 IGBT器件原理分析 |
| 2.2 IGBT工作特性 |
| 2.2.1 IGBT静态特性 |
| 2.2.2 IGBT动态特性 |
| 2.3 IGBT内部等效电路分析 |
| 2.4 IGBT有源等效模型 |
| 2.5 IGBT驱动策略分析 |
| 2.5.1 IGBT驱动电路模块组成 |
| 2.5.2 输入信号整形模块 |
| 2.5.3 输入信号隔离模块 |
| 2.5.4 功率放大模块 |
| 2.5.5 驱动回路参数模块 |
| 2.5.6 驱动保护模块 |
| 2.6 本章小结 |
| 第三章 不对称式图腾柱电路和驱动回路参数分析及优化设计 |
| 3.1 不对称式图腾柱电路驱动板与集成芯片驱动分析 |
| 3.1.1 不对称式图腾柱驱动板驱动MOSFET原理分析 |
| 3.1.2 不对称式图腾柱驱动板驱动实物 |
| 3.1.3 不对称式图腾柱驱动板驱动MOSFET实测波形 |
| 3.1.4 集成芯片直接驱动MOSFET分析 |
| 3.1.5 SG3525 驱动板驱动MOSFET实测波形 |
| 3.1.6 本文驱动板设计思路 |
| 3.2 不对称式图腾柱驱动电路优化设计 |
| 3.3 驱动回路参数优化设计 |
| 3.3.1 开通驱动回路建模 |
| 3.3.2 关断驱动回路建模 |
| 3.4 本章小结 |
| 第四章 驱动板的电源完整性及电磁兼容性分析设计 |
| 4.1 驱动板整体原理图分析 |
| 4.2 驱动板的电源完整性分析 |
| 4.2.1 驱动板电源完整性的研究意义 |
| 4.2.2 驱动板电源噪声来源分析 |
| 4.2.3 电容退耦分析 |
| 4.2.4 退耦电容的选择 |
| 4.2.5 多级π型滤波 |
| 4.3 驱动板电路优化设计 |
| 4.3.1 直流电源电路电源完整性优化设计 |
| 4.3.2 SI8621BC电路电源完整性优化设计 |
| 4.3.3 不对称式图腾柱电路优化设计 |
| 4.3.4 电源指示灯电路 |
| 4.4 驱动板的电磁兼容性分析 |
| 4.4.1 驱动板电磁兼容性的研究意义 |
| 4.4.2 电磁兼容性含义及其组成 |
| 4.4.3 PCB板层叠设计 |
| 4.4.4 驱动板的PCB设计 |
| 4.5 驱动板实物 |
| 4.6 本章小结 |
| 第五章 仿真与实测波形验证 |
| 5.1 不对称式图腾柱电路及驱动回路参数仿真 |
| 5.1.1 不对称式图腾柱电路仿真 |
| 5.1.2 驱动回路参数仿真 |
| 5.2 驱动板实测平台 |
| 5.3 驱动板实测波形验证 |
| 5.3.1 SI8621BC芯片实测波形 |
| 5.3.2 不对称式图腾柱电路实测波形 |
| 5.3.3 驱动板传输延时实测波形 |
| 5.3.4 传统及优化驱动回路参数实测波形及驱动板更高驱动频率展示 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 不足与展望 |
| 致谢 |
| 参考文献 |
| 附录 A 攻读硕士学位期间学术成果 |
（6）标准数字抖动产生模块设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 本论文主要工作 |
| 1.3.1 技术路线与主要指标 |
| 1.3.2 本文章节安排 |
| 第二章 数字系统中抖动特性与设计目标分析 |
| 2.1 抖动的定义与分类 |
| 2.2 数字信号抖动特性分析 |
| 2.3 课题指标与技术难点分析 |
| 2.3.1 幅度噪声引起抖动分析 |
| 2.3.2 反射与串扰引起抖动分析 |
| 2.4 本章小结 |
| 第三章 抖动产生技术研究与方案设计 |
| 3.1 抖动产生技术研究 |
| 3.1.1 基于模拟调制的抖动产生技术 |
| 3.1.2 基于PLL结构的抖动产生技术 |
| 3.2 抖动产生方案设计 |
| 3.2.1 基于模拟调制的抖动产生方案设计 |
| 3.2.2 基于PLL结构的抖动产生方案设计 |
| 3.3 基于数字合成与DTC数字时间转换的抖动产生技术 |
| 3.3.1 DTC数字时间转换技术 |
| 3.3.2 数字合成技术 |
| 3.3.3 标准数字抖动产生整体方案设计 |
| 3.4 本章小结 |
| 第四章 数字抖动产生电路实现 |
| 4.1 抖动合成电路设计 |
| 4.1.1 数字时间转换电路设计 |
| 4.1.2 时钟数据恢复电路 |
| 4.1.3 基于高速D触发器的重定时电路 |
| 4.2 基于数字合成的抖动波形加载电路设计 |
| 4.2.1 频率控制电路 |
| 4.2.2 抖动波形存储电路 |
| 4.3 数字抖动产生模块控制电路设计 |
| 4.3.1 抖动幅度频率自适应电路 |
| 4.3.2 抖动控制电路时序设计 |
| 4.4 低抖动电路板设计 |
| 4.4.1 低噪声设计 |
| 4.4.2 PCB层叠与布局设计 |
| 4.4.3 布线设计 |
| 4.5 本章小结 |
| 第五章 测试与分析 |
| 5.1 电路调试与分析 |
| 5.1.1 电源模块调试与分析 |
| 5.1.2 控制电路调试与分析 |
| 5.2 低抖动电路测试与分析 |
| 5.3 项目指标测试 |
| 5.4 本章小节 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
| 附录 |
（7）超低占空比脉冲合成与调理模块设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 本文主要工作 |
| 1.3.1 设计指标与工作内容 |
| 1.3.2 章节安排 |
| 第二章 脉冲信号特性分析与总体方案设计 |
| 2.1 脉冲信号特性分析 |
| 2.1.1 脉冲信号时域特性分析 |
| 2.1.2 脉冲信号频域特性分析 |
| 2.2 总体方案设计 |
| 2.2.1 指标分析 |
| 2.2.2 方案设计 |
| 2.3 设计难点分析 |
| 2.3.1 脉冲合成设计难点分析 |
| 2.3.2 脉冲调理设计难点分析 |
| 2.4 本章小结 |
| 第三章 超低占空比脉冲合成技术分析与电路设计 |
| 3.1 超低占空比脉冲合成技术可行性分析 |
| 3.1.1 基于阶跃恢复二极管的脉冲合成技术 |
| 3.1.2 基于高速比较器的脉冲合成技术 |
| 3.1.3 基于相对延时的脉冲合成技术 |
| 3.2 超低占空比脉冲合成方案设计 |
| 3.3 超低占空比脉冲合成电路设计 |
| 3.3.1 时钟电路设计 |
| 3.3.2 亚皮秒级精密延时电路设计 |
| 3.3.3 脉冲合成电路设计 |
| 3.4 本章小结 |
| 第四章 超低占空比脉冲调理技术分析与电路设计 |
| 4.1 超宽带信号调理系统分析 |
| 4.1.1 基于信号分解与合成的超宽带信号调理系统 |
| 4.1.2 基于分频段调理的超宽带信号调理系统 |
| 4.2 脉冲调理技术分析 |
| 4.2.1 基于集成运放的线性调理技术 |
| 4.2.2 基于射频放大器的线性调理技术 |
| 4.2.3 基于差分放大电路的非线性调理技术 |
| 4.2.4 基于引脚驱动器的非线性调理技术 |
| 4.3 超低占空比脉冲调理方案设计 |
| 4.4 超低占空比脉冲调理电路设计 |
| 4.4.1 低频调理电路设计 |
| 4.4.2 高频调理电路设计 |
| 4.5 辅助电路设计 |
| 4.5.1 电源设计 |
| 4.5.2 高速电路板设计 |
| 4.6 本章小结 |
| 第五章 测试与分析 |
| 5.1 整机调试与测试方法 |
| 5.1.1 整机调试 |
| 5.1.2 测试方法 |
| 5.2 指标测试与分析 |
| 5.2.1 测试内容与结果 |
| 5.2.2 指标测试 |
| 5.2.3 测试分析 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士期间取得的成果 |
| 附录 |
（8）基于EBG结构的高速PCB信号及电源完整性研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状及发展态势 |
| 1.2.1 信号及电源完整性研究 |
| 1.2.2 电磁带隙结构抑制SSN |
| 1.3 论文主要内容及结构安排 |
| 第二章 高速PCB中信号完整性分析 |
| 2.1 高速高频信号 |
| 2.2 传输线理论 |
| 2.2.1 传输线的性质 |
| 2.2.2 PCB中常见传输线类型 |
| 2.2.3 PCB传输线阻抗分析 |
| 2.3 反射分析 |
| 2.3.1 反射产生原理 |
| 2.3.2 端接匹配策略 |
| 2.4 串扰分析 |
| 2.4.1 串扰形成原因 |
| 2.4.2 串扰仿真分析 |
| 2.5 本章小结 |
| 第三章 电源分配网络中电源噪声的抑制 |
| 3.1 电源分配网络分析 |
| 3.1.1 PDN阻抗的确定 |
| 3.1.2 PDN各组件去耦分析 |
| 3.2 同步开关噪声产生与抑制 |
| 3.2.1 SSN的产生 |
| 3.2.2 芯片内、外SSN |
| 3.2.3 SSN的抑制方法 |
| 3.3 电磁带隙结构 |
| 3.3.1 EBG结构带隙的形成 |
| 3.3.2 典型EBG结构抑制SSN分析 |
| 3.4 本章小结 |
| 第四章 新型LG-EBG结构抑制SSN |
| 4.1 新型LG-EBG结构设计 |
| 4.1.1 软硬结合板 |
| 4.1.2 单、双枝节LG-EBG结构 |
| 4.2 影响带隙特性因素 |
| 4.2.1 周期单元大小 |
| 4.2.2 不同支撑介质 |
| 4.2.3 覆铜层与L枝节 |
| 4.3 实物制作验证 |
| 4.4 上下边频估算分析 |
| 4.4.1 下限截止频率 |
| 4.4.2 上限截止频率 |
| 4.5 信号完整性分析 |
| 4.6 本章小结 |
| 第五章 总结及展望 |
| 5.1 全文总结 |
| 5.2 工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的研究成果 |
（9）陀螺马达三相方波电源技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究的目的及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 电机电源 |
| 1.2.2 信号完整性 |
| 1.3 课题的来源及研究的主要内容 |
| 1.4 论文章节安排 |
| 第2章 系统设计方案概述 |
| 2.1 系统框图 |
| 2.2 信号流图 |
| 2.3 三相信号产生机制 |
| 2.4 三相驱动系统设计方案 |
| 2.5 供电系统设计方案 |
| 2.6 风控系统设计方案 |
| 2.7 本章小结 |
| 第3章 信号完整性理论基础 |
| 3.1 信号完整性概述 |
| 3.2 信号的质量 |
| 3.3 传输线理论知识 |
| 3.3.1 传输线概念 |
| 3.3.2 传输线的分布电容、电感 |
| 3.3.3 传输线的阻抗 |
| 3.3.4 信号的传输方式、延时 |
| 3.4 信号完整性问题表现形式 |
| 3.4.1 反射 |
| 3.4.2 串扰 |
| 3.5 本章小结 |
| 第4章 板级三相方波信号完整性的仿真与设计 |
| 4.1 板级串扰的仿真 |
| 4.1.1 攻击线数量对串扰噪声的影响 |
| 4.1.2 信号传输方向对串扰噪声的影响 |
| 4.1.3 线间距和耦合长度对串扰噪声的影响 |
| 4.1.4 线宽对串扰噪声的影响 |
| 4.1.5 上升边沿对串扰噪声的影响 |
| 4.1.6 介质厚度对串扰噪声的影响 |
| 4.2 板级反射的仿真 |
| 4.2.1 简易并联端接 |
| 4.2.2 戴维南并行端接 |
| 4.2.3 并行RC端接 |
| 4.2.4 串行端接 |
| 4.3 信号完整性设计的分析与设计 |
| 4.4 本章小结 |
| 第5章 系统级三相方波信号完整性的分析与设计 |
| 5.1 电源内部优化分析与设计 |
| 5.1.1 屏蔽接地设计 |
| 5.1.2 信号上升边沿最佳选择 |
| 5.2 电源外部长线缆串扰的分析与设计 |
| 5.3 本章小结 |
| 第6章 系统测试 |
| 6.1 测试环境 |
| 6.1.1 硬件环境搭建 |
| 6.1.2 电源上位机软件配置 |
| 6.1.3 WTViewer Free Plus软件配置 |
| 6.2 电源优化前后数据对比 |
| 6.2.1 电压数据 |
| 6.2.2 三相线电压差数据对比 |
| 6.2.3 输出波形对比 |
| 6.3 优化后系统功能测试 |
| 6.3.1 电压 |
| 6.3.2 电流 |
| 6.3.3 频率 |
| 6.4 优化后系统性能测试 |
| 6.4.1 电压 |
| 6.4.2 电流 |
| 6.4.3 相位 |
| 6.4.4 频率 |
| 6.4.5 稳定性测试 |
| 6.5 实际产品加载效应 |
| 6.6 本章小结 |
| 结论 |
| 参考文献 |
| 攻读学位期间所取得的相关科研成果 |
| 致谢 |
（10）一款40 nm芯片的数字后端功耗优化技术研究与实现（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 缩略词表 |
| 第1章 绪论 |
| 1.1 课题背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 论文的主要工作 |
| 1.4 论文的组织结构 |
| 第2章 低功耗技术的理论与研究 |
| 2.1 数字集成电路功耗的来源 |
| 2.1.1 静态功耗 |
| 2.1.2 动态功耗 |
| 2.1.3 动态功耗与静态功耗的矛盾 |
| 2.2 功耗分析软件计算功耗的方法 |
| 2.2.1 内部功耗的计算 |
| 2.2.2 泄漏功耗的计算 |
| 2.2.3 动态功耗的计算 |
| 2.3 低功耗优化技术 |
| 2.3.1 多电压域技术 |
| 2.3.2 门控时钟技术 |
| 2.3.3 多阈值电压技术 |
| 2.3.4 动态电压与频率调节技术 |
| 2.4 本章小结 |
| 第3章 一种高效的多位寄存器聚类合并算法 |
| 3.1 多位寄存器合并的原理与实现方法 |
| 3.1.1 多位寄存器的结构与合并原理 |
| 3.1.2 多位寄存器优化的实现方法 |
| 3.2 多位寄存器聚类合并的实现 |
| 3.2.1 识别单位寄存器可合并区域 |
| 3.2.2 坐标映射 |
| 3.2.3 获取多位寄存器聚类群落 |
| 3.2.4 计算最优合并序列 |
| 3.3 本章小结 |
| 第4章 功耗优化技术的实现与结果分析 |
| 4.1 一种优化开关功耗的信号线加权方法 |
| 4.1.1 信号线加权优化开关功耗的原理 |
| 4.1.2 功耗权重的计算 |
| 4.1.3 时序权重的计算 |
| 4.1.4 信号线加权优化开关功耗的实现 |
| 4.2 数字后端功耗优化技术的实现 |
| 4.2.1 功耗优化流程与传统后端流程的对比 |
| 4.2.2 基于寄存器翻转状态的门控时钟优化 |
| 4.2.3 低功耗时钟树综合 |
| 4.2.4 功耗驱动的布线方法 |
| 4.3 优化前后结果对比与分析 |
| 4.3.1 电源完整性分析 |
| 4.3.2 多位寄存器合并结果分析 |
| 4.3.3 信号线加权优化开关功耗的结果对比 |
| 4.3.4 优化前后对比及与其他研究成果对比 |
| 4.4 本章小结 |
| 第5章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 作者简介及在学期间所取得的科研成果 |
四、高速数字电路中信号完整性及仿真策略（论文参考文献）
- [1]电容层析成像传感器输出特性优化研究及其系统设计[D]. 龙航. 西安理工大学, 2021(01)
- [2]基于Hi3519A的高帧频图像采集装置小型化的设计与实现[D]. 王晨辉. 中北大学, 2021(09)
- [3]小型高速数据采集系统关键技术研究[D]. 赵子龙. 中北大学, 2021(09)
- [4]CMOS图像传感器高速接口收发器设计[D]. 曲振华. 大连理工大学, 2021(01)
- [5]超高频、低延时、大功率IGBT驱动模块[D]. 谢佳明. 昆明理工大学, 2021(01)
- [6]标准数字抖动产生模块设计与实现[D]. 雷晟存. 电子科技大学, 2021(01)
- [7]超低占空比脉冲合成与调理模块设计[D]. 刘永东. 电子科技大学, 2021(01)
- [8]基于EBG结构的高速PCB信号及电源完整性研究[D]. 詹城香. 电子科技大学, 2021(01)
- [9]陀螺马达三相方波电源技术研究[D]. 郝志阳. 北华航天工业学院, 2021(06)
- [10]一款40 nm芯片的数字后端功耗优化技术研究与实现[D]. 陈鹏. 浙江大学, 2021(01)
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